PCIe Lane과 링크 폭

PCIe Lane은 직렬 데이터가 오가는 가장 작은 전송 경로다. Lane 하나마다 송신용 차동쌍과 수신용 차동쌍이 따로 있고, 여러 Lane을 묶으면 x1·x4·x8·x16 같은 링크가 된다. 이 표시는 커넥터의 길이가 아니다. 장치와 슬롯이 실제로 연결해 협상한 전기적 링크 폭을 뜻하므로, 같은 x16 모양 안에서도 전달 가능한 데이터량이 달라질 수 있다.

슬롯 크기와 배선 수

메인보드 사양표에는 PCIe 5.0 x16 (x16 mode)처럼 세대와 슬롯 형태, 실제 동작 폭이 한 줄에 섞여 들어간다. 각 값이 무엇을 가리키는지 구분해야 제품 사양을 잘못 읽지 않는다. x16 크기의 슬롯을 x4 Lane만 연결하는 설계도 흔하다. 긴 슬롯은 짧은 카드를 물리적으로 받을 수 있지만, 대역폭은 기판에 실제로 연결된 Lane 수를 넘지 못한다.

슬롯 길이와 접점 위치로 구분한 PCIe 슬롯 규격이다. 기계적으로 긴 슬롯이 전기적으로도 같은 Lane 수로 배선됐다는 뜻은 아니다.

CPU는 그래픽카드와 NVMe SSD에 직접 연결할 Lane을 제공한다. 칩셋은 USB·SATA·추가 PCIe 장치의 통신을 모아 CPU와 업링크로 보낸다. “CPU 직결”은 그 장치가 칩셋을 거치지 않는 경로에 붙었다는 뜻이다. 그렇다고 이 경로가 모든 작업에서 지연시간과 성능을 눈에 띄게 좋게 만들지는 않는다. 장치가 실제로 처리할 작업량과 경로를 얼마나 많이 공유하는지 함께 봐야 차이를 제대로 판단할 수 있다.

Lane 공유 조건

보드 매뉴얼의 주석에서 다음 조건을 확인한다.

• 두 번째 x16 슬롯을 사용하면 첫 슬롯이 x16에서 x8로 변경
• 특정 M.2 소켓 사용 시 SATA 포트 비활성화
• 확장 슬롯과 M.2 소켓이 같은 x4 경로를 선택적으로 사용
• 여러 칩셋 장치가 CPU-칩셋 업링크를 공유

어느 장치가 Lane을 나누는지는 칩셋 이름만으로 정해지지 않는다. 그 구분은 메인보드가 그 포트를 배선한 방식에서 드러난다. 따라서 슬롯 표의 supports x16/x0 or x8/x8 같은 표기와 블록 다이어그램, M.2 주석을 함께 읽어야 한다. 셋 중 하나만 보면 특정 장치를 연결한 뒤 다른 슬롯이나 포트가 낮아지거나 꺼지는 조건을 놓칠 수 있다.

링크 상태 확인

링크는 부팅하는 동안 양쪽이 지원하는 세대와 폭을 협상한다. 전력을 아끼기 위해 유휴 상태에서는 낮은 링크 상태로 보일 수 있다. 그래서 가만히 있을 때의 상태와 작업이 걸렸을 때의 속도를 구분해서 봐야 한다. 기대한 폭이 나오지 않는다면 슬롯 선택, CPU Lane 구성, 펌웨어 설정, 접점, 라이저, 신호 품질의 순서로 좁혀 가는 편이 좋다. 이 순서는 확장 장치의 연결 조건부터 전기적 경로까지 따라가기 때문이다.

기준 규격: PCI Express · Lane 분할: PCIe Bifurcation · 메인보드 적용: 메인보드

대역폭이 같은 링크도 호환 조건은 다르다

PCIe 4.0 x4와 PCIe 3.0 x8은 부호화 손실을 반영한 이론 대역폭이 모두 한 방향 약 7.88GB/s다. 그러나 PCIe 3.0 x8 카드를 4.0 x4 배선 슬롯에 꽂으면 공통 세대와 폭인 3.0 x4로 연결되므로 두 링크의 숫자를 교환해 쓸 수는 없다. 세대와 폭은 각각 협상되는 조건이다.

두 번째 M.2를 꽂은 뒤 GPU 링크가 x8이 되는 현상은 보드가 원래 제공한 Lane 공유 동작일 수 있다. 반면 같은 구성에서 예전보다 폭이 줄었다면 접점·라이저·소켓 접촉·펌웨어 설정 같은 변화도 함께 살핀다. 유휴 상태의 낮은 전송률과 실제 Lane 수 감소는 구분해야 하며, 부하 중 현재 속도·폭과 장치의 최대 지원값을 비교하면 도움이 된다.

참고 링크

• ASUS — CPU와 보드별 PCIe 분할·장치 수