신호무결성

신호무결성(Signal Integrity, SI)은 송신기가 보낸 전기 신호가 수신기에서 올바른 데이터로 읽힐 수 있도록 형태와 타이밍이 유지되는지를 다룬다. 전송 속도가 낮을 때는 배선을 단순한 금속선으로 여겨도 큰 문제가 없을 수 있다. 신호의 상승·하강 시간이 배선 전파 지연에 비해 짧아지면 기판 배선과 케이블을 임피던스를 가진 전송선으로 다루어야 하므로, 신호가 지나는 경로의 모양과 재질, 연결 상태가 그대로 결과에 반영된다.

차동 신호는 두 선 사이의 전압 차이로 데이터를 전달한다. 두 선에 함께 실린 공통 잡음은 비교 과정에서 줄어들어 상대적으로 강한 구조다. 그러나 두 선의 길이나 주변 환경이 달라지면 도착 시간이 어긋난다. 비아·커넥터·분기처럼 임피던스가 급격히 바뀌는 자리에서는 신호가 반사되기도 한다. 도체와 절연체의 손실은 고주파 성분을 먼저 약하게 만들고, 그 결과 눈 다이어그램에서 판별할 수 있는 여유가 좁아진다.

PC에서 나타나는 영향

PCIe, DDR, USB4, DisplayPort 같은 고속 링크는 송신기 이퀄라이제이션과 수신기 보정, 링크 훈련을 이용해 채널 손실을 보완한다. 이 기능은 정상 범위 안에서 신호를 다듬는 장치다. 라이저 케이블이 길거나 품질이 낮고, 커넥터 접촉이나 기판 배선이 기준을 벗어나면 보완 범위를 넘어서는 경우가 생긴다. 그때 링크는 낮은 세대로 내려가거나 오류와 재훈련, 연결 끊김을 반복할 수 있다.

신호 속도와 링크 세대가 올라가면 같은 물리 경로에서 남는 신호 여유가 줄어든다. PCIe 4.0에서 안정적으로 쓰던 라이저가 PCIe 5.0에서도 그대로 통과한다고 가정하기 어려운 까닭이다. 메인보드의 리드라이버(redriver)는 주로 아날로그 등화와 증폭으로 채널 손실을 보완한다. 리타이머(retimer)는 클럭·데이터 복원(CDR)을 거쳐 신호를 다시 송신하므로 누적 지터를 줄이는 방식이 다르다. PCIe 리타이머는 링크 훈련에 참여하지만 일반적인 PCIe 스위치나 엔드포인트처럼 운영체제에 별도 장치로 열거되는 구성 요소는 아니다. 소프트웨어에 투명한 데이터 경로와 보드 수준의 설정·펌웨어 관리 필요성을 구분해야 한다.

증상과 확인

신호 문제는 장치가 아예 인식되지 않을 때만 생기는 것이 아니다. PCIe 링크 폭과 세대가 낮아지거나 USB 장치가 다시 연결되고, 화면이 깜박이거나 메모리 오류가 나는 식의 간헐적 증상으로도 모습을 드러낸다. 특정 슬롯·케이블·속도에서 같은 증상이 반복되는지 기록하면 원인이 되는 구간을 좁힐 수 있다. 속도를 한 단계 낮췄을 때 안정되면 채널 여유가 부족했다는 단서가 된다. 그러나 이 변화만으로 한 부품의 고장을 확정할 수는 없다.

보드에서 허용하는 임피던스와 배선 길이는 인터페이스와 플랫폼마다 정한 설계 가이드를 따른다. 조건이 다른 두 규격의 수치를 서로 옮기면 해당 경로에 맞지 않는 기준을 적용하게 된다. 그러므로 서로 다른 세대와 보드의 제한값을 일반 규칙처럼 사용하지 않는다.

눈 다이어그램과 오류율

수신기가 판별하는 순간의 전압 여유와 시간 여유를 겹쳐 그린 것이 눈 다이어그램이다. 눈의 세로가 줄면 잡음에 대한 여유가, 가로가 줄면 지터와 샘플링 시점에 대한 여유가 작아진다. 신호 감쇠뿐 아니라 인접 배선의 누화, 반사, 전원 잡음이 함께 작용하므로 단순히 송신 전압을 높이는 것으로 해결되지 않을 수 있다.

실사용에서는 같은 부하로 직결과 라이저, 짧은 케이블과 긴 케이블, 기본 속도와 하향 속도를 비교한다. 물리 구성을 바꾸기 전에는 전원을 끄고 분리한다. 링크 오류 기록과 재현 조건은 어느 구간을 더 볼지 알려 주지만, 일반 모니터링 프로그램의 오류 수만으로 규격 적합성이나 케이블 품질을 측정한 것은 아니다. 정식 전기 특성 측정에는 규격에 맞는 시험 장비와 측정 지점이 필요하다.

참고 링크

• Astera Labs — 리타이머의 소프트웨어 투명성과 재생 구조

• Texas Instruments — 리타이머의 CDR과 링크 훈련

• Texas Instruments — PCIe 리드라이버와 리타이머 비교

• PCI-SIG, PCIe 6.0 PAM4 and Error Handling

• Intel, High-Speed Serial Interface Signal Integrity Design Guidelines

함께 읽기: PCI Express, PCIe Lane과 링크 폭, 라이저 케이블과 수직 GPU, 최소 구성과 교차 시험